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2002 Microchip Technology Inc.
Preliminary
DS30485A-page 9
PIC18FXX39
FIGURE 1-1:
PIC18F2X39 BLOCK DIAGRAM
Instruction
Decode &
Control
PORTA
PORTB
PORTC
RA4/T0CKI
RA5/AN4/SS/LVDIN
RC0/T13CKI
RC3/SCK/SCL
RC4/SDI/SDA
RC5/SDO
RC6/TX/CK
RC7/RX/DT
Note
1: The high order bits of the Direct Address for the RAM are from the BSR register (except for the MOVFF instruction).
2: Many of the general purpose I/O pins are multiplexed with one or more peripheral module functions. The multiplexing combinations
are device dependent.
Addressable
PWM1
Synchronous
Timer0
Timer1
Timer2
Serial Port
RA3/AN3/VREF+
RA2/AN2/VREF-
RA1/AN1
RA0/AN0
A/D Converter
Data Latch
Data RAM
Address Latch
Address<12>
12
(2)
BSR
FSR0
FSR1
FSR2
4
12
4
PCH PCL
PCLATH
8
31 Level Stack
Program Counter
PRODL
PRODH
8 x 8 Multiply
WREG
8
BIT OP
8
ALU<8>
8
Address Latch
Program Memory
(up to 2 Mbytes)
Data Latch
21
16
8
inc/dec logic
21
8
Data Bus<8>
8
Instruction
12
3
ROM Latch
Timer3
PWM2
Bank0, F
PCLATU
PCU
RA6
USART
Master
8
Register
Table Latch
Table Pointer
inc/dec
logic
Decode
RB0/INT0
RB4
RB1/INT1
RB2/INT2
RB3
RB5/PGM
RB6/PGC
RB7/PGD
Data EEPROM
Power-up
Timer
Oscillator
Start-up Timer
Power-on
Reset
Watchdog
Timer
OSC1/CLKI
OSC2/CLKO
MCLR
VDD, VSS
Brown-out
Reset
Timing
Generation
4X PLL
T1OSCI
T1OSCO
Precision
Reference
Voltage
Low Voltage
Programming
In-Circuit
Debugger
PWM1
PWM2
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